孟宪元、钱伟康编著的《FPGA现代数字系统设计(基于Xilinx可编程逻辑器件与Vivado平台)/清华开发者书库》是以Xilinx公司全可编程FPGA和SoC为基础，针对最新的设计工具软件——Vivado介绍FPGA设计理论与设计方法。全书分为8章，包括现代数字系统设计技术概论、可编程逻辑器件、Verilog HDL硬件描述语言、Vivado设计流程、数字系统的设计与综合、基于FPGA的DSP系统设计、Zynq嵌入式系统设计技术和EGO1综合性设计项目举例。各章都安排了针对性强的已验证过的设计实例，并附有Verilog HDL手册、EGO1开发板资料，供师生在教学中选用。
本书可作为高等院校电子、通信、自动化、计算机等专业本科教学参考书，也可作为信息类专业研究生和数字系统设计人员的参考书。
孟宪元，清华大学电子工程系教授，长期从事EDA相关技术和课程教学和科研工作，具有超过20年的FPGA技术研究和项目开发经历，亲历了FPGA技术的发展历程，积累了丰富实践经验，曾出版《新一代FPGA设计套件Vivado应用指南》等畅销教材。
第1章 现代数字系统设计概论
1.1 概述
1.2 数字系统的层次化结构
1.2.1 开关电路级的基础——CMOS反相器
1.2.2 逻辑级的门电路
1.2.3 寄存器传输级的有限状态机
1.2.4 数字系统的系统级构成
1.2.5 复杂系统的算法级设计
1.3 数字系统设计的描述方法
1.3.1 原理图设计
1.3.2 程序设计法
1.3.3 IP模块的使用
1.3.4 基于模型的设计技术
1.3.5 高层次综合——HLS设计
1.3.6 脚本设计技术
1.4 IP技术
1.4.1 IP知识产权模块
1.4.2 IP模块的种类与应用
1.4.3 片上系统和IP核复用
1.5 全可编程FPGA/SoC实现智能化系统
1.5.1 软件智能化和硬件最佳化
1.5.2 在线可重构技术
1.5.3 可重配置加速堆栈
本章小结
习题
第2章 可编程逻辑器件
2.1 概述
2.1.1 可编程逻辑器件概述
2.1.2 可编程逻辑器件分类
2.2 CPLD的结构和工作原理
2.2.1 简单可编程逻辑器件原理
2.2.2 CPLD的结构和工作原理
2.3 FPGA的结构和工作原理
2.3.1 SRAM查找表类型
2.3.2 反熔丝多路开关类型
2.4 逻辑级FPGA的结构和工作原理
2.4.1 可编程逻辑
2.4.2 可编程互连线
2.4.3 可编程I/O
2.5 系统级FPGA的结构和工作原理
2.5.1 片上存储器及接口
2.5.2 数字时钟管理
2.5.3 时钟资源
2.5.4 系统级I/O
2.6 平台级FPGA的结构和工作原理
2.6.1 DSP模块
2.6.2 高速串行接口
2.7 全可编程FPGA的特性和结构
2.7.1 采用统一的7系列架构
2.7.2 高性能和低功耗结合的工艺
2.8 ASIC架构的UltraScale系列
2.8.1 UltraScale架构
2.8.2 SSI互连技术
2.9 FPGA的配置
2.9.1 编程原理简介
2.9.2 编程模式
2.9.3 典型的配置电路
2.9.4 编程流程
2.9.5 部分重配置
本章小结
习题
第3章 Verilog硬件描述语言
3.1 硬件描述语言概述
3.1.1 硬件描述语言特点
3.1.2 层次化设计
3.2 Verilog HDL程序的基本结构
3.2.1 模块结构分析
3.2.2 模块的实例化
3.3 Verilog HDL词法、数据类型和运算符
3.3.1 词法约定
3.3.2 数据类型
3.3.3 运算符
3.4 Verilog HDL行为语句
3.4.1 赋值语句
3.4.2 顺序块和并行块语句
3.4.3 结构说明语句
3.4.4 条件语句
3.4.5 循环语句
3.4.6 系统任务和系统函数
3.4.7 编译预处理命令
3.4.8 Verilog HDL可综合设计
3.5 Verilog HDL设计举例
3.5.1 组合电路设计
3.5.2 时序电路设计
3.5.3 数字系统设计
3.5.4 数码管扫描显示电路
3.5.5 LED通用异步收发电路设计
3.6 Testbench文件与设计
本章小结
习题
第4章 Vivado设计工具
4.1 Vivado工具概述
4.1.1 单一的、共享的、可扩展的数据模型
4.1.2 标准化XDC约束文件——SDC
4.1.3 多维度分析布局器
4.1.4 IP封装器、集成器和目录
4.1.5 Vivado HLS
4.1.6 其他特性
4.1.7 TCL特性
4.1.8 Vivado按键流程执行设计项目
4.2 Vivado设计流程
4.2.1 创建工程
4.2.2 功能仿真
4.2.3 RTL级分析
4.2.4 综合设计
4.2.5 分配引脚和时序
4.2.6 设计实现
4.2.7 生成bit文件
4.2.8 下载
4.3 产生IP集成器子系统设计
4.3.1 产生IP集成器模块设计
4.3.2 定制IP
4.3.3 完成子系统设计
4.3.4 产生IP输出产品
4.3.5 例示IP到设计中
4.4 硬件诊断
4.4.1 设计诊断概述
4.4.2 Vivado逻辑诊断IP核
4.4.3 HDL例示法添加ILA核
4.4.4 系统内诊断uart_led设计
4.4.5 网表插入法添加诊断核
4.4.6 添加VIO诊断核
本章小结
习题
第5章 数字系统的高级设计与综合
5.1 Verilog编程风格
5.1.1 逻辑推理
5.1.2 陷阱
5.1.3 设计组织
5.1.4 针对Xilinx FPGA的HDL编码
5.2 综合优化
5.2.1 速度与面积
5.2.2 资源共享
5.2.3 流水线、重新定时和寄存器平衡
5.2.4 有限状态机编译
5.3 数字系统的同步设计
5.3.1 同步设计基本原理
5.3.2 建立和保持时间
5.3.3 时序例外约束
5.3.4 同步设计中的异步问题
5.4 数字系统的综合
5.4.1 数字系统综合概述
5.4.2 系统级综合
5.4.3 高级综合
5.4.4 寄存器传输级综合
5.4.5 逻辑级综合
本章小结
习题
第6章 FPGA DSP系统设计
6.1 DSP基础
6.1.1 DSP的基本概念
6.1.2 FPGA实现DSP的特点
6.2 DSP硬核的结构与使用
6.2.1 输入和输出端口
6.2.2 DSP48E1模块的操作
6.2.3 输入端口逻辑电路
6.2.4 输出端口逻辑
6.3 FPGA设计DSP技术
6.3.1 浮点数与定点数的表示与转换
6.3.2 采样周期的设置
6.3.3 System Generator模块
6.3.4 Black Box模块
6.3.5 ModelSim模块
6.3.6 Gateway In模块和Gateway Out模块
6.3.7 Concat模块、Convert模块、Reinterpret模块和Slice模块
6.3.8 模块通用属性
6.4 DSP48实现MAC
6.4.1 利用Xilinx Blockset设计12×8 MAC
6.4.2 利用Simulink仿真12×8 MAC
6.4.3 利用System Generator Block产生代码
6.4.4 实现12×8 MAC设计
6.4.5 硬件协同仿真校验设计
6.5 设计FIR滤波器
6.5.1 产生FIR滤波器的系数
6.5.2 输入FIR滤波器系数
6.5.3 在Simulink中仿真FIR滤波器
6.5.4 实现FIR滤波器
6.5.5 连接演示板，通过Simulink仿真设计
6.6 设计MAC FIR滤波器
6.6.1 分析系数
6.6.2 添加控制逻辑并参数化
6.6.3 添加双口RAM
6.6.4 在数据端口添加填充位和去填充位
6.6.5 完成MAC FIR设计
6.6.6 用各种信源测试设计
6.6.7 执行硬件在环路校验
6.7 Vivado HLS
6.7.1 高级综合的调度和装配
6.7.2 数据通道+控制器架构
6.7.3 理解Vivado HLS
6.7.4 高级综合的优化方法
本章小结
习题
第7章 嵌入式系统Zynq设计
7.1 Zynq概述
7.2 Zynq设计入门
7.2.1 Vivado工程创建
7.2.2 由Vivado创建Zynq嵌入式系统
7.2.3 SDK应用程序编写
7.3 Zynq嵌入式系统调试方法
7.3.1 Vivado硬件调试
7.3.2 使用SDK进行Zynq调试
7.4 调试Linux应用
7.4.1 产生SDK软件工作空间
7.4.2 启动超级终端
7.4.3 添加和诊断软件应用
本章小结
习题
第8章 综合设计实例
8.1 实例一：基于VGA接口的设计实例
8.1.1 设计任务
8.1.2 原理分析与系统方案
8.2 实例二：PS/2键盘编解码演示系统
8.2.1 设计任务
8.2.2 原理分析与系统方案
8.2.3 设计实现
8.3 实例三：实现SOPC系统
8.3.1 设计任务和方案
8.3.2 实验步骤
8.3.3 实验调试设备
本章小结
习题
附录A EGO1用户手册
附录B Verilog HDL(IEEE 13642001)关键词表及说明
参考文献
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